Verilog HDL十进制计数器实验Quartus90非常详细的步骤(15)

Verilog HDLQuartus9.0十进制计数器

图 3-33 功能仿真网表产生结果显示图

20. 点击菜单项 Processing->Start Simulation 或 工具按钮启动功能仿真。如图 3-34， 完成后结果显示如图 3-35。

图 3-34 仿真菜单项与按钮

图 3-35 仿真结果

21. 配置引脚。仿真完成后，确认功能正确后，可以进行分配引脚的操作。根据所提 供的 DE2-70 用户指导手册，将计数器的 q 输出配置到 DE2-70 开发板的 4 LED

（LEDG[3]-LEDG[0]）上，overflow 接 LEDG[4]，rst_n 接 KEY[0]，clk 接开关 SW[0]。（参 考实验一）参考图 3-36，注意 Y24 不是 V24。

图 3-36 分配引脚图

注意：clock 相关：DE2_70 开发板没有办法直接输出低频方波，使用开关手动控制。 个绿