Verilog HDLQuartus9.0十进制计数器
真，如图 3-40A.
图 3-40A 启用时序仿真
如果是 7.2 版，由于没有 Tasks 窗口，需要在 Processing->Start 菜单按照 A―E 的步骤 执行。如图 3-40B 所示。每一步骤完成会弹出一个对话框，单击 OK 或者确定。
图 3-40B 时序仿真的后五步操作图解
仿真结果如图 3-41 与 3-42 所示。
图 3-41 仿真结果图
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