Verilog HDL十进制计数器实验Quartus90非常详细的步骤(18)

Verilog HDLQuartus9.0十进制计数器

图 3-42 时序仿真波形

24. 将设计下载在 FPGA 中。完成设计后就可以下载到板上实际运行，点击菜单项

Tools->Programmer 或点击图标 打开程序下载环境。点击 start 开始下载。(参考实验一)

25. 手工拨动 SW[0]，测试实验结果。

3.3 逻辑分析仪 SignalTap II 的使用

26. 首先将手工开关时钟换回 50Mhz 的时钟，否则由于时钟过于低速，SignalTap II

抓取不到波形。方法是在引脚配置中将 iclk 指定 AD15，之后全编译工程，并且下载运行！

可以看到绿灯有 5 个在亮，最左边的暗一点，如图 3-43A 所示。否则，很可能是引脚 分配出错，如图 3-43B 中出现了 Y27 设成了 V27 的错误。

图 3-43A 5 个灯都亮，正确。

图 3-43B 只有 4 个灯亮，错误。

27. 新建 SignalTap II 文件。点击菜单项 File->SignalTap II Logic Analyzer File