Verilog HDL十进制计数器实验Quartus90非常详细的步骤(7)

Verilog HDLQuartus9.0十进制计数器

10. 保存设计。点击菜单项 File->Save、点击图标 如图３-12 所示。给设计文件命名 存。

Counter10，点击保

或者使用快捷键 Ctrl+S 保存设计，

Counter，与模块名相同，注意不是

图 3-12 保存设计文件

11. 分析与综合。点击菜单项 Processing->start->Start Analysis & Synthesis、点击图标

或者使用快捷键 Ctrl+K 执行分析与综合。参看图 3-13。

图 3-13 执行 start Analysis & Synthesis（开始分析与综合）

分析与综合完成后，编译出错，错误原因如图 3-14 所示。

图 3-14 分析与综合错误原因

顶层实体 Counter10 未在源码中定义，必须更改顶层实体为 Counter，这在多文件的工 程中经常需要用到。

将左侧的 Project Navigator 切到 Files 标签，对着 Counter.v 文件右击，选择 Set as Top-Level Entity，如图 3-15。