基于FPGA多通道同步数据采集系统设计(2)

jacklong

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本方案中，ＦＰＧＡ向需要同步采样的通道对应的ＡＤ芯片提供统一的时钟，使得ＡＤ同步地选择相应的通道进行数据的同步采样和转换，其结果由ＦＰＧＡ同步地接收并存储在外部双口ＲＡＭ对应的存储空间，然后由ＡＲＭ从相应的双口ＲＡＭ空间读取数据，并经过网络传输给上位机进行处理。其数据采集系统总体设计如图１所示。

该方案将１６路信号分为４组，分别对应４块相同的小电路板，每块小电路板采用４片ＡＤ，分别由ＦＰＧＡ控制完成４路信号的采集、转换。４块小电路板最终插在一块大的主电路板上，这样可实现系统小型化的要求。系统外形结构如图２所示，图中标号１、２、３、４分别对应四块小的电路板。

ＰＬＤＣＰＬＤＦＰＧＡ应用

于设计中需要多种不同的时钟信号，所以必须设计一个可根据采集需要任意分频的时钟逻辑模块，且必须准确，才能保证整个系统的正常工作。同时该设计采用同步时序电路，它是基于时钟触发沿设计，对时钟的周期、占空比、延时、抖动提出了更高的要求，为此本设计中采用ＦＰＧＡ所带的ＤＣＭ时钟资源驱动设计的

主时钟，已达到最低的时钟抖动和延迟。

②采样控制模块。该模块主要负责控制数据采样和ＡＤ转换等，在采样时刻到来时，根据ＡＤＳ８３２１芯片的工作特性，在ＣＳ信号的控制下，芯片便按照时序进行采样、转换，对于ＡＤＳ８３２１要注意当１６位转换结果输出完毕后，置位ＣＳ或去掉ＤＣＬＯＣＫ脉冲，使结果仅输出一次，否则在Ｄｏｕｔ端会继续输出

转换结果，但此时是反过来由最低位到最高位依次输出，直到最高位输出出现重复时，Ｄｏｕｔ端变成高阻态。

③串并转换模块。由于ＡＤＳ８３２１时以串行输出转换结果

的，故需要该模块来将串行输出的数据转换为并行输出，该模块主要采用移位寄存器来实现。

④通道选择模块。该模块用来选择需要采样的通道，当ＡＲＭ主控制器将上位机传来的通道选择控制字写入双口ＲＡＭ

时，通道选择模块根据该信息来进行通道的选择，同时，当数据采集完毕后，该模块还为存储控制模块提供相应的地址信号，以便将对应通道采集来的数据存入对应的空间

图２系统外形结构

３系统主要器件的选型

３．１ＦＰＧＡ芯片的选型及依据

由于本系统采集通道数较多，实时性和同步性要求较高，要求提供的时钟频率高，内部延时小，因此系统选择Ｘｉｌｉｎｘ公司的Ｓｐａｒｔａｎ３系列ＸＣ３Ｓ４００作为主控制芯片，该芯片具有４０万系统门、８０６４个逻辑单元内嵌１８Ｋ位块ＲＡＭ，包含４个时钟管理模块和８个全局时钟网络，最大支持２６４个用户Ｉ／Ｏ。这些丰富的片上资源在加上其灵活的编程方式使得该芯片成为最适合的选择。

⑤存储控制模块。双口ＲＡＭ用于数据缓存，一是存储各

ＡＤ芯片转换的数据，二是存储ＡＲＭ主控制器传来的采集参数

信息。它具有真正的双端口，可以同时对其进行数据存取，两端口具有独立的控制线、地址线和数据线。该模块就是根据双口

ＲＡＭ读写时序实现对双口ＲＡＭ的读写操作，已达到缓存数据

的目的。

⑥接口控制模块。该模块为ＡＲＭ向ＦＰＧＡ及其双口ＲＡＭ进行交互提供桥梁。当ＡＲＭ向双口ＲＡＭ写入采集参数信息时，接口模块要将该信息通知采样控制模块；当ＡＲＭ读取双口ＲＡＭ中的数据时，接口模块对ＡＲＭ的访问地址进行译码，选中

对应的存储空间，取出数据。

技术创新

３．２ＡＤ芯片的选型及依据

在本方案中，考虑到系统的分辨率、通道数、采样率以及接口等要求，本系统ＡＤ芯片选用ＴＩ公司的ＡＤＳ８３２１。ＡＤＳ８３２１是ＴＩ公司生产的逐次逼近式串行１６位微功耗高速Ａ／Ｄ转换较低的噪声器，采样频率最高可达１００ｋＨｚ，具有较小的线性度、

和功耗，ＡＤＳ８３２１具有同步串行ＳＰＩ／ＳＳＩ接口，采用这种串行接

口输出数据减小了芯片的体积。

４．３软件实现

本设计采用自顶向下的设计方法，采用ＶＨＤＬ来分别设计顶层模块和各底层模块，该语言支持自顶向下和基于库的设计方法，并且电路仿真和验证机制以保证设计的正确性。下面以采样控制模块为例来说明其控制算法。

４ＦＰＧＡ的逻辑设计

４．１ＦＰＧＡ的逻辑设计思想

本方案中，系统初始化后，首先上位机将采集的参数信息采样频率、采样方式、通道选择、增益倍数等等）传送（采样长度、

给ＡＲＭ主控制器，ＡＲＭ将这些参数信息存入外部的双口ＲＡＭ中，然后ＦＰＧＡ再按照ＲＡＭ里的采集参数信息控制执行，完成采集任务，当采集完成后，ＦＰＧＡ将采集到的数据同步地传送到双口ＲＡＭ对应的存储空间，供ＡＲＭ来读取，然后ＡＲＭ在将读到的数据传送给上位机。

图３状态机的状态流程

状态机是ＦＰＧＡ内部的指挥单元，它按照固定的节拍往复的运行，本采样控制模块利用状态机来设计，根据ＡＤＳ８３２１的工作时序，将状态机分为４个状态周期，分别是建立周期、采样周期、转换周期、省电模式周期，其状态流程如图３所示。

４．２ＦＰＧＡ模块划分

根据以上的设计思想，整个ＦＰＧＡ逻辑模块划分为：时钟逻辑模块、采样控制模块、串并转换模块、通道选择模块、存储控制模块、接口控制模块。下面具体给出各模块的设计过程。

５结束语

本文作者创新点是采用ＦＰＧＡ和ＡＲＭ相结合的设计方法完成高速、多通道、实时的数据采集以及数据的网络传输并采用

ＶＨＤＬ编程来实现ＦＰＧＡ各逻辑模块的功能。

（下转第１５４页）

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①时钟逻辑模块。该设计中，外部输入的时钟为５０ＭＨｚ，由

ＰＬＣ技术应用２００例》