基于VHDL的数字电子钟系统设计(3)

集大集成软件设计,电子钟设计

一、摘要：

本设计采用层次化设计方法，自顶向下进行设计。设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。突出了其作为硬件描述语言的良好的可读性、可

移植性和易理解等优点，并通过ModelSim SE 6.1完成综合、仿真。

二、关键词：

Modelsim VHDL 硬件描述语言 设计 数字钟

三、引言：

硬件描述语言HDL(Hardware Description Language)是一种用形式化方法来描述数字电路和系统的语言。目前．电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，VHDL在这种形势下显示出了巨大的优势，展望将来VHDL在硬件设计领域的地位将与c语言和c++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。本文提出了以VHDL语言为手段，设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经Altera公司的ModelSimSE 6．1软件完成综合、仿真，

四、设计要求：

1、采用自顶向下的设计思想;

2、使用本学期学习的设计语言VHDL和集成电路设计软件实现； 3、最终以论文形式提交。

五、技术指标：

1、设计数字电子钟的基本功能有：

年、月、日、时、分、秒，其中，月日为阳历显示，时为24小时制显示；可随时进行时间校对（60分）； 2、闰年提醒（10分）、支持闹铃功能（10分）； 3、阳历转阴历与阴历显示（20分）。 备注：用硬件描述语言VHDL设计系统，用Modelsim软件仿真，用

Design compiler软件或Synplify软件综合成电路网表。 六、设计思想:

这次课题论文要求设计显示年月日时分秒、阳历转阴历的数字电子钟，且能可随时进行时间校对和支持闹铃功能以及闰年提醒功能。本次课题基于VHDL语言，并用采用自顶向下的设计思想，即层次化设计思想并使用例化语句编写，很容易想到分模块设计，先写second、minute、hour、day、month、year、clock