基于VHDL的数字电子钟系统设计(4)

集大集成软件设计,电子钟设计

模块，然后将各个模块用顶层模块连接起来，再编写testbench激励信号，然后仿真波形。可以通过比较的方法设计闹铃及利用“set”控制信号设计时钟校对。

七、设计原理:

本次实验的电子数字钟的设计采用异步计时的方式，即各个时间模块每一个轮回后，输出一个高电平作为紧接下一个的时间模块的时钟信号；校正设置时间是通过set端控制，即如果为高电平时，就把预定好的时间参数（sset、mnset、hset、dset、mset、yset）作为要设置的时间，同时也通过此办法来校正时间的参数；闹铃时间控制是通过alarm端控制，即作为高电平时，把预定好的时间参数（salarm、mnalarm、halarm、dalarm、malarm、yalarm）作为闹铃的时间参数预制；闹铃功能实现是通过一个比较器，即当前的电子钟时间和预定的时间是否一致，如果一致，闹铃ring输出‘1’，否则为‘0’，同时也可以作为闰年的提醒功能。

按照设计内容和要求以及所有的设计思路与原理，综合考虑后，采用例化语句方法，设计模块化的结构：顶层设计实体为electronic_clock（数字钟）模块，其下又分为：years（年）、month（月)、day(日)、hour(时)、minute（分）、second（秒）、alarm_clock(闹钟)7个模块。每个模块主要使用VHDL语言输入中常用的进程语句、元件例化语句、if语句以及赋值语句来编写VHDL代码。

八、设计方案

图1