《嵌入式系统基础教程》第15讲_第7章时间管理 61页

发布时间：2024-11-12 来源：未知

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《嵌入式系统原理与开发》嵌入式系统原理与开发》

2008年春季

第15讲讲南京大学计算机系俞建新主讲

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第7章中断,DMA和时间管理章中断, 和时间管理

本章主要介绍以下内容: 嵌入式中断控制器嵌入式DMA控制器嵌入式系统时钟控制和管理

锁相环电路时钟电源管理器实时时钟脉宽调制定时器

2008年6月28日南京大学计算机系张家界培训 2

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7.3 嵌入式系统时钟控制和管理

嵌入式处理器主频时钟来源于锁相器(锁相环) 在时钟电源管理器的控制下,主频时钟按照设定的分频模式被输送到各个硬件部件,以达到使能/禁能各个功能部件以及节省功耗的目的. 实时时钟(RTC,也叫日历时钟)对主频脉冲信号计数,为嵌入式系统提供时钟节拍脉冲信号,计时信号(年/月/日,星期,时/分/秒)和闹钟(告警)信号. 使用主频信号的另外一个外设部件是脉冲宽度调制器(PWM),它可以提供指定占空比的时钟脉冲信号,也可以提供计数定时信号.

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7.3.1 锁相环—主频信号产生器锁相环主频信号产生器

在ARM处理器里,锁相器参考接收到的脉冲信号的频率和相位,输出一个同步时钟信号, 即主频信号. 由于锁相器的内部是一个反馈电路,所以常常称为锁相环锁相环.参看下面的结构图. 锁相环

输入脉冲输出

鉴相器

环路滤波器

受控时钟发生器

时钟

2008年6月28日

南京大学计算机系张家界培训

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锁相环的基本结构

锁相环主要由鉴相器,可调相/调频的时钟发生器器和锁相环环路滤波器的三个部分组成,各个部分的工作原理如下. 鉴相器:用于判断锁相器所输出的时钟信号和接收到的晶体震荡脉冲信号中时钟的相差幅度. 可调相/调频的时钟发生器:用于根据鉴相器所输出的 / 信号来适当的调节锁相器内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能. 环路滤波器:用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器.用于滤除由于数据的变化和其他不稳定因素对整个模块的影响.

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S3C44B0X锁相环锁相环 ( PLL Phase Locked loop)内部模块 )

S3C44B0X的锁相环包括4个基本模块:

VCO 用于产生随直流电压变化的输出频率;

Voltage Controlled Oscillator,电压控制振荡器

Divider P (预分频器 P)将输入频率( Fin )除以 CLKCON寄存器里的p分频参数; Divider M (主分频器 M)将VCO的输出频率除以 CLKCON寄存器里的m分频参数,作为PFD(Phase Frequency Detector,相位频率检测器)的输入; Divider S(后分频器S)将输出频率除以CLKCON 寄存器里的S分频参数,即可得Fpllo (PLL模块的输出频率).

2008年6月28日南京大学计算

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