基于S3C4510BARM的嵌入式系统硬件设计 图文

基于S3C4510B ARM的嵌入式系统硬件开发北京微芯力科技有限公司

主要内容一二三四五硬件开发工具ARM最小系统硬件设计概述(S3C4510B硬件电路设计硬件设计注意事项

一硬件开发工具ARM的硬件开发工具主要包括两类仿真器JTAG仿真器全功能在线仿真器

全功能在线仿真器对于全功能在线仿真器来说由于其仿真头完全取代目标板上的CPU因而功能非常强大但这类仿真器为了能够全速仿真时钟速度高于100MHz的处理器通常必须采用极其复杂的设计和工艺因而其价格比较昂贵Lauterbach公司的

TRACE32-Fire就是这类产品的佼佼者

JTAG仿真器利用ARM处理器中的调试模块的功能通过其JTAG边界扫描口来与仿真器连接这种方式的仿真器比较便宜连接比较方便但由于仅通过十几条线来调试因而功能有一定局限JTAG接口同JTAG仿真器硬件连接工具观察CPU 状态确定CPU 与调试工具可以正常通信调试工具可以检查和控制CPU的运行利用相应的调试

JTAG20接口定义

JTAG14接口定义

设置配置MMU利用调试工具正确配置MMU尝试访问RAM区检查数据总线与地址总线的正确性

二ARM最小系统最小ARM硬件系统包括：电源CPU芯片晶振存储器外部的或者内部的JTAG调试接口一般为了直观可以连接一两只LED管工作状态指示CPU的

三硬件设计概述(S3C4510B结构？嵌入以太网的集成系统的应用？完全的16/32位精简指令集结构？支持小/大端模式？高效ARM7TDMI内核？低成本的基于JTAG调试解决方案

结构Architecture ?大小端转换？以太传输速度100/10-Mbit/s ?兼容IEEE 802.3

Mil and 7-wire 10-Mbps 接口？片上CAM （up to 21 destination addresses 具有暂停特

征的全双工模式

S3C4510B 框图

系统管理System Manager 支持8/16/32位的ROM/SRAM, FLASH, DRAM,和外部I/O总线？外部总路线主模式具有总路线请求和回答管脚？支持EDO/normal SDRAM ?可编程的存取周期(0-7 wait cycles ?四个字深度的写缓冲？具有低成本的内存到外围DMA接口

高级数据链路控制器HDLCs ?具有HDLC协议特征？地址搜寻模式(expandable to 4 bytes可选择的CRC或非CRC模式？可预设置的自动CRC发生器

高级数据链路控制器HDLCs ?具有可时钟恢复的数字PLL模块？波特率发生器？NRZ/NRZI/FM/Manchester data formats for Tx/Rx ?环绕和自显模式auto-echo modes ?8字深度的Tx/Rx FIFOs ?可选择的1-word或4-word数据发送模式？数据对齐逻辑

高级数据链路控制器HDLCs ?端式转换？可编程的中断？ Modem接口？传输

速度可达到10 Mbps ?八字节的HDLC帧？在每个HDLC中有两通道DMA缓冲用于Tx/Rx

IIC串行接口IIC Serial In terface ?仅有主模式操作？用于串行时钟发生器的波

特率发生器

以太网控制器Ethernet Controller ?具有猝发burst模式的DMA引擎? DMA

Tx/Rx 缓冲（256 字节Tx, 256 字节Rx ? MAC Tx/Rx FIFO 缓冲（80 字节Tx, 16 字节Rx

以太网控制器Ethernet Controller

直接存储器控制器DMA Controller ?具有两通道的通用DMA用于内存到内存内存到UART UART到内存的数据传输

通用异步串行控制器UARTs ?两个基于DMA或中断操作的UART （serial I/O 模块？支持5-bit, 6-bit, 7-bit, or 8-bit串行数据发送和接收？可编程的波特率？支持红外（IrDA 的Tx/Rx

可编程的I/O 口Programmable I/O ? 18可编程的I/O 口？根据应用可将I/O管脚分别配置为输入输出或专用I/O 口模式

中断控制器Interrupt Controller ? 21个中断源包括4个外部中断源？正常或快速中断模式（IRQ, FIQ ?优化中断处理

中断控制器Interrupt Controller

锁相环PLL ?外部时钟通过PLL倍频到系统所需的时钟？输入时钟频率为10- 50 MHz ?俞出时钟频率为输入时钟频率的0至5倍

工作环境工作电压范围3.3 V工作温度范围0 5 % C C to + 70工作频率Up to

50 MHz 封装类型208-Pin QFP

四系统复位部分的设计VCC R9 10.2K R10 10.2K R8 680 R17 10.2K RESET 2 1 Tact switch Core only reset 1 10 3 6 3 U10 3 System Reset MR U13A

MM74HC125MTC 4 U13B MM74HC125MTC SW2 8 U13C MM74HC125MTC 9 3 2 SW1 Tact switch 1 MAX6315 5 C1 0.1uF VCC R22 10.2K R23 10.2K R24 10.2K HEADER20 J1 NTRST TDI TMS TCK TDO NRESET 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 JTAG/MultiICE connector

FLASH 部分的设计Bank0 FLASH 256K x 16 U7 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 VCC R1 25 24 23 22 21 20 19 18 8 7 6 5 4 3 2 1 48 17 16 9 A0 DQ0 A1 DQ1 A2 DQ2 A3 DQ3 A4 DQ4 A5 DQ5 A6 DQ6

A15 DQ15/A-1 A16 A17 RY/BY NC (A18 NC (A19 BYTE CE OE RESET WE 29 31 33 A7 DQ7 A8 DQ8 A9 DQ9 A10 DQ10 A11 DQ11 A12 DQ12 A13 DQ13 A14 DQ14

35 38 40 42 44 30 32 34 36 39 41 43 45 15 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10

D11 D12 D13 D14 D15 47 NRCSO 26 NOE 28 12 NLWWE 11 47K AM29LV400

D[0:31] A[0:21] VCC R2 10.2K R3 10.2K FLRY/NBY

SRAM 部分的设计NOE NWBE[0:3] NWBE0 NWBE1 NWBE2 NWBE3 U19 1 2 4 5 13 12 10 9 A0 B0 A1 B1 A2 B2 A3 B3 O0 01 02 O3 3 6 11 8 NBE0 NBE1 NBE2 NBE3 U2 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 44 43 42 27 26 25 24 21 20 19 18 5 4 3 2 1 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14

A15 LB UB WE OE CS I/O1 I/O2 I/O3 I/O4 I/O5 1/06 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 NC/A9 NC/A10 7 8 9 10 13 14 15 16 29 30 31 32 35 36 37 38 22 23 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 44 43 42 27 26 25 24 21 20 19 18 5 4 3 2 1 Bank1 SRAM 64K x 32 U5 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 LB UB WE OE CS I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/ …… 此处隐藏：4919字，全部文档内容请下载后查看。喜欢就下载吧 ……