相位差可调的双通道信号源

相位差调试

相位差可调的双通道信号发生器

（本科组大二）

（李萨育图形信号发生器）

一、任务

设计并制作一个两路输出的、频率和相位差可步进调节的正弦波信号发生器。

相位差调试

一、任务设计并制作一个两路输出的、频率和相位差可步进调节的正弦波信号发生器。二、技术指标1.基本要求

(1)输出电压波形应尽量接近正弦波，电压峰峰值为2V左右的正弦波； (2)输出频率f范围为5Hz~10kHz,步进频率调节⊿f<=5Hz; (3)相位差Φ调节范围 5°~360°,相位差调节⊿Φ=5°; (4)两路信号的频率比有1:1,2:1,3:1三个档位设置； (5)数字显示两路信号的相位差和频率比。

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2．发挥部分

（1）两路信号的输出峰值1～5V可调，步进小于0.5V;

（2）输出频率f范围为11Hz～100kHz,步进频率调节⊿f<=1Hz;

（3）两路信号的频率比8:1～1:8整数可调；

（4）两路信号相位差调节⊿Φ=1°；

（5）其他。

三、说明

用示波器观察信号无明显失真，用利萨如图形合成法观察信号的合成情况和稳定性。

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李萨育图形

李莎育图形是以通道1来表示x轴，通道2来表示y，可通过李莎育图形来定性观察两通道之间的相位差。下表列出图形与相位的关系：李萨育图形

测量相位差的另一种方法：通过自动测量两通的延迟

÷波形频率×2pi。

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一、总体方案

设计制作一个能产生正弦波信号源。要求信号频率在20Hz~20kHz范围内能程控步进调整，且性能良好，满足指标。

1．方案比较

（1）正弦波产生

方案一：采用单片DDS函数发生器（AD9850），AD9850可同时产生正弦波方法简单，用D/A转换器的输出来改变调整电压，也可以实现数控调整频率，步长可以满足要求，频率稳定度高。

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方案二：采用锁相式频率合成器CD4066,利用锁相环，将压控振荡器(VCO)的输出频率锁定在所需频率上，该方案性能良好，但难以达到输出频率覆盖系数的要求，且电路复杂，不适于产生低频信号。方案三：采用单片机控制动态生成程序。该方法引入动态编程和吞时钟技术，使用89S51可产生50kHz的正弦波，不能达到指标要求。单片机在此不仅是控制器，还是信号发生器，用软件产生正弦波，节省硬件开销。方案四：采用FPGA直接数字频率合成器(DDS),可用硬件或软件实现。即用累加器按频率要求对相应的相位增量进行累加，再以累加相位值作为地址码，取存放于ROM中的波形数据，经D/A转换、滤波即所得需要波形。方法简单，频率稳定度高，易于控制。

相位差调试

DDS原理

工作过程为:

1, 将存于数表中的数字波形,经数模转换器D/A,形成模拟量波形. 2, 两种方法可以改变输出信号的频率:

(1) 改变查表寻址的时钟CLOCK的频率, 可以改变输出波形的频率. (2) 改变寻址的步长来改变输出信号的频率.DDS即采用此法.

步长即为对数字波形查表的相位增量.由累加器对相位增量进行累加,累加器的值作为查表地址.

3, D/A输出的阶梯形波形,经低通(带通)滤波,成为质量符合需要的模拟波形.

相位差调试

设相位累加器的位宽为2N, Sin表的大小为2p,累加器的高P位用于寻址Sin表.时钟Clock的频率为fc,若累加器按步进为1地累加直至溢出一遍的频率为

f out

若以M点为步长,产生的信号频率为f out fc=M N 2

fc= N 2

M称为频率控制字

相位差调试

该DDS系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中 0~360o范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC,输出模拟量。相位寄存器每经过2N/M个 fc时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出正弦波周期为 N

Tc 2 To= M

频率为

f out

fc=M N 2

相位差调试

频率控制字与输出信号频率和参考时钟频率之间的关系为： N

M= ( f out 2 ) f c

0≤ M≤ 2N 1

其中N是相位累加器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的 33%,以避免混叠或谐波落入有用输出频带内。 在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小2~4位。

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通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为

Δf min

fc= N 2

这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所以有

f 0 max

fc= 2

与PLL不同,DDS的输出频率可以瞬时地改变,即可以实现跳频，这是DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。

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单元电路设计

实际电路如图9.3.7所示：

相位差调试

相位差调试

相位累加器20MHz晶振 400 PLL MHz CLK0频率字 K1 24位A23~A0

A23~A14

∑24位CLK0

∑

B9~B0

Sin波形 ROM1 DAC放大器

加法器

锁存器

相位字φ1

CLK0 X Y

显示器

相位累加器C23~C0 C23~C14频率字 K2 24位∑ 24位 Sin波形 ROM2E9~E0

单片机 89S51

∑

DAC

放大器

CLK0相位字加法器锁存器φ2

CLK0

FPGA键盘

用FPGA和单片

机实现双路正弦信号发生器

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三相正弦信号发生器波形 WIDTH=10; DEPTH=1024; ADDRESS_RADIX=HEX; DATA_RADIX=HEX; CONTENT BEGIN 000: 1FF; 001: 202; 002: 205; 003: 208; 004: 20C; 005: 20F; 006: 212; 007: 215; 008: 218; 009: 21B; 00a: 21E;…….. 3fd: 1F6; 3fe: 1F9; 3ff: 1FC; END;

lrom1address[7..0] clockinst

add_8dataa[7..0]

q[9..0]datab[7..0]inst10

A A-B B

result[7..0]

存储器lpm_counter0up counter

加法器lpm_latch0data[9..0] gateinst13

q[9..0]

clockinst1

q[9..0]

计数器

锁存器

正弦信号数据文件

三相正弦信号