1数据采集系统的AD转换器控制电路设计(3)

DSP FPGA 数据采集系统

李志军，等用ｃＰＬＤ实现多通道数据采集系统的Ａ／Ｄ转换器控制电路设计５５

ｃｐｌｄ＿ｃｌｋ

ｂｕｓｙ

Ｄｕｌｓｅ

图４状态图Ｆ培．４

Ｆｒａｍｅｏｆ

ｓｔａｔｅｓ

ｓ田：ｐｒｏｃｅｓｓ（ｃｕｒ—ｓｔ，ｂｕｓｙ）

ｃａｓｅ

ｃｕＬｓｔｉｓ

ｗｈｅｎ

ｓ０＝＞ｒｃ＜＝１’ｃｓ＜＝１，；ｂｙｔｅ＜＝Ｏ’６ｎｉｓｈ＜＝Ｏ’

图２Ａ／Ｄ控制器的控制部分结构图

——复位至初始状态

Ｆ培．２

ｎ丑ｍｅ０ｆｔｈｅｃｏｎｔｍｌｌｅｒ０ｆＡ／Ｄ

ｃｏｎｖｅｒｔｅｒ

ｉｆｅｎ＝１７ｔｈｅｎｎｅⅪ一ｓｔ＜＝ｓ１；３．１

ＡＤ转换器的控制时序及工作状态设计

ｅｌｓｅｎｅｘｔ—ｓｔ＜＝８０；在２．２节所述的Ａ／Ｄ控制方式下，通过ＡＤ０３

ｅｎｄｉｆ：模块实现的ＡＤＳ８５０５的时序图如图３所示。图３ｗｈｅｎ

９１＝＞ｒｃ＜＝Ｏ’ｃｓ＜＝０’ｂｙｔｅ＜＝０’ｆｉｎｉｓｈ＜＝Ｏ’

中ＭＯＤＥ和ＤＡＴＡＢｕｓ分别代表Ａ／Ｄ转换器所处

——启动ＡＤ

ｉｆｅｎ＝１’ｔｈｅｎｎｅｘｔ—ｓｔ＜＝ｓ２；的状态和数据总线的状态，其中的各个时间标为各ｅｌｓｅｎｅｘｔ—ｓｔ＜＝ｓ０：

个信号间的延时或者信号的建立时间。有关符号含ｅｎｄｉｆ：

义如下：ｔ。。为Ａ／Ｄ启动要求的低电平脉冲持续时ｗｈｅｎ

ｓ２＝＞ｒｃ＜＝Ｏ’ｃｓ＜＝Ｏ’ｂｙｔｅ＜＝Ｏ’６ｎｉｓｈ＜＝Ｏ’

间；￡。ｄ为Ｒ／ｃ变低到ＢｕｓＹ置位的延迟时间；ｔｗ２为——延时

ＢｕｓＹ为低电平的脉冲持续时间；ｔ。。为转换的时间；ｎｅｘｔ—ｓｔ＜＝ｓ３：

ｆ扭为总线无效时间；￡。为从Ｒ／ｃ信号到ｃｓ信号的建

ｗｈｅｎ

ｓ３＝＞ｒｃ＜＝Ｏ’ｃｓ＜＝Ｏ，．ｂｙｔｅ＜＝Ｏ’ｆｉｎｉｓｈ＜＝Ｏ’

立时间；￡。为总线有效时间。

——延时

ｎｅｘｔ—ｓｔ＜＝ｓ４；ｗｈｅｎ

ｓ４＝＞ｒｃ＜＝１’ｃｓ＜＝１，．ｂｙｔｅ＜＝Ｏ’６ｎｉｓｈ＜＝０’

——采样等待，采样进行中…

ｉｆｂｕｓｙ＝１７ｔｈｅｎ西々三产Ｈ］厂一

呱商粒缸砬旷面面

ｎｅⅪ一ｓｔ＜＝ｓ５：ｅ１８ｅ

ｎｅｘｔ—ｓｔ＜＝ｓ４：

ｅｎｄｉｆ：

ｗｈｅｎ

ｓ５＝＞ｒｃ＜＝１’ｃｓ＜＝Ｏ’ｂ”ｅ＜＝Ｏ’ｆｉｎｉｓｈ＜＝１’

一ｓ二ｊ三互二Ｅ￡≥叵妪丽—邓＝４犁—一岫盏踅手划｝ｊ三二

——转换完成，读取低８位数据

ｎｅｘｔ—ｓｔ＜＝ｓ６；

ＤＡＴＡ即ｓ

———————刁ｒＴ器葺毛■一一

Ｈｉ—ｚｓｔａｔｅ

：ｉ

×陋ｔａｖａｌｉｄ×』凝

ｗｈｅｎ

ｓ６＝＞ｒｃ＜＝１’ｃｓ＜＝０，．ｂｙｔｅ＜＝１’ｆｉｎｉｓｈ＜＝１’

——转换完成，读取高８位数据

圈３

ＡＤ鹦５０５工作时序图

ｎｅｘｔ—ｓｔ＜＝ｓ０；

Ｆｉｇ．３

Ｔｉｍｅｓｅｑｕ明ｃｅｏｆＡＤＳ８５０５

ｅｎｄ

ｃａｓｅ：

ｅｎｄ

ＡＤ０３模块完全由ＶＨＤＬ语言设计的有限状态ｐｍｃｅｓｓｓ田；

３．２

ｃｏｎｎＤｌｍｕｘ模块

机实现‘１０１。根据ＡＤＳ８５０５的时序，本文设计了如图４所示的ＡＤＳ８５０５的工作状态转移图。

该模块是用来控制多路复用开关的，它由一个

。

３６进制计数器构成。在设计计数器的时候，考虑到图４中定义了ｓ。一ｓ。等７种工作状态，所设计要控制三片多路复用开关，因此设定了三个溢出标的各状态功能及其状态转移的实现过程描述如下：

志Ａ１、Ａ２、Ａ３，分别用来控制三片多路复用开关的