Cyclone III Device管脚使用推荐

Cyclone III Device管脚使用推荐

最近由于被飓风二代管脚供电分配影响，给VCCA供了1.2v电，导致板子不工作，很痛心，这里给大家看看我翻译的资料笔记。

VCCINT 内部逻辑阵列供电_____连接1.2v
VCCIO[1..8] 8个iobank的供电,也给所有的JTAG等配置管脚供电_____Connect these pin to 1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.0 V, or 3.3 V supplies即可，如果需要，可以进行去耦。
VREFB[1..8]N[0..2] Note 2 给每个iobank的输入参考电压,可以配置为普通io_____如果VREF pins未被使用 , the designer 应该将他们连接到对应的VCCIO
或者GND，不过此16个管脚做io的时候，由于其电容大，所以频率小。
VCCA[1..4] Note 3 给pll的模拟电源_____ 连接到2.5v。
VCCD_PLL[1..4] Note 3 给pll的数字电源_____ 连接1.2v，可以去耦下。

RUP[1..4] _____If the RUP pin is not used, this pin can function as a regular I/O pin.When the device as an I/O，O, it is recommended that the pin be connected to VCCIO or GND.
RDN[1..4]_____When the device does not use this dedicated input for the external precision resistor or as an I/O, it is recommended that the pin be connected to GND.
NC_____不能做任何连接。


以下是JTAG的连接推荐：
DCLK 专用时钟配置引脚_____DCLK should not be left floating。
DATA0 串行配置的数据输入_____如果处在AS模式, 你应该连接25Ω电阻在距离配置端口最远的位置。
MSEL[0..3] 配置方式选择_____不用的时候接地，他们连接到VCCA or GND（看来得接2.5v了。。。。），另外，If only JTAG configuration is used, then connect these pins to GND.（JTAG时全接地吗？好奇怪）。
nCE_____当它为低得时候设备才会工作。In single device configuration, nCE is tied directly to GND.If you are combining JTAG and AS configuration schemes, then the nCE should be tied to GND through a 10-K Ω resistor.
nCONFIG 配置控制口 _____使用 PS configuration的时候，connect this pin through a 10-KΩ resistor to VCCA（也就是2.5v咯）。
CONF_DONE配置状态pin _____CONF_DONE should be pulled high by an external 10-KΩ pull-up resistor.
nSTATUS配置状态pin _____nSTATUS should be pulled high by an external 10-KΩ pull-up resistor.
TCK专用JTAG输入pin _____Connect this pin to a 1-KΩ resistor to GND.
TMS专用JTAG输入pin _____配置电压是2.5或者3.3v时，通过10-KΩ 电阻连接到2.5v上去。
TDI专用JTAG输入pin _____配置电压是2.5或者3.3v时，通过10-KΩ 电阻连接到2.5v上去。
TDOJTAG输出pin _____不用的时候，可以悬空。


以下是时钟配置：
CLK[0,2,4,6,9,11,13,15], DIFFCLK_[0..7]p 全局时钟_____还能用在正极输入，不用的记得接地哟。
CLK[1,3,5,7,8,10,12,14], DIFFCLK_[0..7]
n全局时钟_____还能用在负极输入。
PLL[1..4]_CLKOUTp Note 3 _____ Optional positive terminal for external clock outputs from PLL [1..4]. Thesepins can be assi