数电实验五(2)

计数器的设计

状态转换图：

主从结构的J-K 触发器在结构上和制造工艺的要求尚还有缺点，使用时要求的工作条件较严格，负载能力也往往达不到理论值。在门电路中往往认为输入端悬空相当于接了高电平，在 短时间的试验期间不会出错。但在J-K触发器中，凡是要求接“1”的，一定要接入高电平，否则会出现错误的翻转。触发器的两个输出的负载过分悬殊，也会出现误翻。J-K 触发器的清零输入端在工作时一定要接高电平或连接到试验箱的清零端子。

下面简要的介绍时序逻辑电路的设计步骤，如下图所示：

五、实验内容

1.用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形：