基于DDS技术三相正弦信号发生器的设计与实现(14)

图12 ROM中的波形数据

5.2.1 模块顶层电路设计

采用FPGA设计可以方便的输出三路正弦波信号，而不必增加外围硬件电路。其顶层原理图见附录3所示。

原理图中从左到右各分别是串转并、8位的相位累加器和28位的频率累加器、寄存器和波形ROM等模块组成，VHDL程序见附录10所示。相位控制字和频率控制字均采用串行方式从单片机中输出，然后通过串转并模块将数据并行的送给累加器，单片机C语言程序见附录9所示。

5.3 调频信号产生模块设计

附录4 给出了DDS 调频信号发生器核心单元的FPGA 电路设计图。加法器为8 位，调制信号波形存储器为256×8BIT，载波信号波形存储器为256×8BIT，系统时钟为20MHz；

设计性能参数：载波频率可达10KHz，为确保波形不失真，一周期至少取8 点，调制频率范围100~1K。外部电路输入有8位的调制信号频率控制字FSW，调制信号系统时钟FM_CLK，是将20MHz的频率2048分频得到。载波信号系统时钟是将20MHz的频率64分频得到。频率控制字FSW经累加器输出累加相位DOUT[7..0]作为调制信号查找表的地址，波形数据q[7..0]、dataa[3..0]和B[7..0]经过数值变换后输出调频控制字K[7..0]。K[7..0]经累加器B输出累加相位DIN[7..0]作为调频信号查找表的地址，波形数据q[7..0]经外部DAC 转换和低通滤波得到

10KHz调频信号波形。其中，在两个累加器后相连的寄存器有助于消除毛刺的影响，进一步确保系统的稳定性和可靠性。

第六章 硬件电路设计

第一路波形的整体硬件电路原理图在附录5给出，其它两路硬件电路图和第一路相同。硬件电路结构框图在第二章图2 中已经给出，从图中可知硬件电路是由D/A转换电路、低通滤波电路、波形移位电路和电压放大电路等四个模块组成。

6.1 D/A转换电路

数模转换器采用DAC0832，数模转换电路连接图如下图13所示。输出的模拟量与输入的数字量（DN-1*2N-1+……+D0*20）成正比，这就实现了从数字量到模拟量的转换。输入可有28=256个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，只能是256个可能值中的一个。

图13 D/A转换电路

从ROM里输出的波形数据直接送给D/A转换器处理，将信号模拟化。由于要求输出量是电压，而DAC0832输出的是电流量，所以还必须外接一个运算放大器将电流转换成电压，这里选用OP07集成运放，此运放具有极低的输入失调电压、极低的失调电压温漂能长期稳定工作等特点。其带宽为63MHz，完全满足本系统的需要。

6.2 低通滤波电路

从D/A出来的阶梯波需要经过滤波器平滑后才可以得到我们想要的波形。其电路图原理如图14所示。图中所示为巴特沃思低通滤波电路，其在通频带内