基于cadence的全加器设计报告(3)

cadence 全加器 仿真

一、 设计要求

本次设计要求实现一个加法器，通过从前端到后端的设计过程，了解数字

集成电路设计流程，基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型。

图 1位加法器级联图

如图1所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。

二、全加器的逻辑关系和真值表

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕Ci Co=ACi+BCi+AB=(A⊕B)Ci+AB