基于cadence的全加器设计报告(6)

cadence 全加器 仿真

(5)选择控制，可以只检查某几条规则或者只检查某个单元

验证结果如下图。

图3 DRC验证图

DRC验证是为了检验设计的版图是否满足设计规则检查。如图所示，所画版图通过了DRC验证，没有错误。 LVS验证：

LVS检查是为了验证所画的版图和原理图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。LVS 能够把每一个网络转化为一个电路模型。

LVS 工具包括下列的检查：

（1）版图与版图：版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。

（2）逻辑与逻辑：逻辑与逻辑（SVS）是 LVS 的一部分，它是来比较两个逻辑图的。

（3）版图与逻辑：版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图。在晶体管级的连接是否正确，并以报告的形式列出差异之处。本电路的LVS验证图如下图所示。