EDA与VHDL知识点总结与期末考试试卷及答案 (8)(2)

EDA与VHDL知识点总结与期末考试试卷及答案

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）

1. LPM 参数可定制宏模块库

2. RTL 寄存器传输级

3. UART 串口（通用异步收发器）

4. ISP 在系统编程

5. IEEE 电子电气工程师协会

6. ASIC 专用集成电路

7. LAB 逻辑阵列块

三、VHDL程序填空：（10分）

LIBRARY IEEE; -- 8位分频器程序设计

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY PULSE IS

PORT ( CLK: IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

FOUT: OUT STD_LOGIC );

END;

ARCHITECTURE one OF PULSE IS

SIGNAL FULL : STD_LOGIC;

BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF CLK’EVENT AND CLK = ‘1’ THEN

IF CNT8 = "11111111" THEN

CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF;

END IF;

END PROCESS P_REG;

P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC;

BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 <= NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2 = '1' THEN FOUT <= '1';

ELSE FOUT <= '0';

END IF;

END IF;

END PROCESS P_DIV;

END;