基于VHDL的数字电子钟系统设计(10)

集大集成软件设计,电子钟设计

图5

结果分析：预置初值为8，所以计数从8计数到23，再回0，其中ha表示闹铃预置的时间，其他注释和以上模块的大致相同

4、Day模块：

结果分析：时间预置是2013年（即非闰年），12，初始值为1，因此计数从1计数到31天，如果预置为2月，则计数到28天

图7 此是从总模块拿出来的，可以看到2016年闰年时2月为29天

图8

此模块是从总模块拿出来的，2014年为非闰年时，2月为28天

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图9 此模块为2014年非闰年时4月模块是30天 5、Month模块：

图10

结果分析：预置初始时间为12月，因此计数从12之后回1，再从1计数到12，输出clk4的控制年模块的时钟信号

6、

Years模块：

图11 结果分析：开始预置时间是2013年，则计数从2013开始

7、闹铃alarm模块

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图12

结果分析：设定闹铃的时间为12点30分，如果比较时间相同的话，ring=1,否则为0，同样如果当年是闰年，ring=1，会提醒。

8、Set（时间校对）模块：

图13

结果分析：将校对时间设置为2013年12月1 号 8点30分，当set=1时，时钟时间就重置了，然后当set=0时，时钟就由你设置的时间开始计时。

8、数字钟计时校对闹钟总模块：从下图可以很清楚的看出数字钟的计时校

对闹钟这些基本功能已经实现。

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图

14

图15

结果分析：以上仿真波形可以观察出数字电子钟具有年月日时分秒的功能，具有闹铃设计，闰年提醒，随时设置时间功能

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十一、各个电路模块的DV综合的网标和电路模型： 1、second模块

图16

2、minute模块

图17

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3、Hour模块：

图18

图19

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图20

图21

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图22

图23

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图24

图25

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7、Alarm_clock（闹钟）模块：

图26

图27

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8、总模块：

图28

图29

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9、Testbench模块：

图30 十二、设计结果分析：

此次数字电子钟设计中由图2、图3可以看出，秒可以由0计数到59 ，当重新计数到0时会出现一个进位信号，作为分的时钟信号；由图4可以看出 ，此波形和秒一致；由图5可以看出，时可以由0计数到23，当重新计数回0时，会出现一个进位信号作为天的时钟信号；由图6、图7、图8、图9可以看出，如果当年为非闰年12月是31天（还有1、3、5、7、8、10为31天，没有截图标出）、2月28天，4月30天（还有2、6、9、11为30天，没有独立截图标出）， 而当年是闰年时，与以上不同之处在于2月是29天，当计数到对应月份天数终值后，都会输出一个进位信号作为月的时钟信号；由图11可以看出，月由1计数到12，重新计数回1时会出现一个进位信号作为年模块的时钟信号；由图12可以看出，年从2013年开始，一直往下计数。通过把所以模块的综合，最终可