SDH_SONET网络同步分层结构的时钟标准及测试(7)

SDH_SONET网络同步分层结构的时钟标准及测试方法

振荡器(同任何 DPLL一样)。但是，这种振荡器可以是低成本振荡器，因为线路卡 DPLL不需要转入保持模式(除了在活动和冗余时钟之间切换时的短暂时间)。对于长期保持，系统将依赖于时钟卡 DPLL。因此，时钟卡 DPLL 要求使用质量较高的晶体振荡器 (TCXO, OCXO)。

APLL 只用于抖动减小和倍频。使用 APLL可以实现无中断参考时钟切换。但是，很难获得良好的时钟持续性，因为相对于使用晶体振荡器的 DPLL 而言，APLL中通常使用的基于 LC 的振荡器具有很低的保持稳定性。典型地，一个 DPLL的短期保持精度为 0.01ppm(百万分之一)或更优，而一个 APLL的保持精度却在 100ppm以上。

时钟符合性测试

虽然 PLL对于时钟符合性来说是最重要的装置，但所有时钟规范要求却都没有对其性能做出特别的规定。时钟规范是为网络产品(插分多路复用器、路由器等)而不是仅仅针对 PLL制定的。符合性是在网络产品数据接口(E1/T1、STM-1/OC3 等)而非时钟层次(PLL 输出)上进行测试的。

市场上有可以进行完整的标准符合性测试的设备。最常用的有安科特纳(Acterna)公司的 ANT-20和安捷伦公司的OmniBER。图4显示了一种典型的测试装置。

虽然时钟规范要求是在网络接口上测试的，但出于调试的目的，同时也在时钟层次上进行测试将会非常有用。例如，如果我们在网络接口上进行的抖动产生测试中失败，我们无法确定失败是否是由线路卡 PLL、扇出缓冲器、或是帧调节器/LIU 造成的，除非我们在时钟层次上进行抖动产生测试。

图7：典型相位噪声容限测试结果。

没有单个测试设备可以完成在时钟层次上进行的所有符合性测试。抖动测量可以使用一个数字示波器、时间间隔分析仪和相位噪声分析仪来完成。数字示波器的缺点在于它只能测量总(未滤波的)抖动。它无法显示抖动的频谱分量，也不能执行时钟规范所要求的抖动滤波。时间间隔分析仪可以执行抖动滤波，但由于具有相对较高的噪声电平，它只能用于PDH和OC-3 STM-1 应用。

对于较高级别的Sonet/SDH，其最大允许抖动为皮秒范围，这时相位噪声分析仪将是必不可少的。这是因为它们可以测量亚皮秒抖动，并可提供对相位噪声频率分布的观察，可方便地对相位噪声进行滤波和积分。