一、实验名称：组合逻辑电路设计
二、实验目的：
1、掌握用VHDL 语言和EPLD 进行组合逻辑电路的设计方
法。
2、加深对EPLD 设计全过程的理解。
三、实验要求
学习常用组合逻辑的可综合代码的编写,
学习VHDL语言的编程思想与调试方法，
学习通过定制LPM元件实现逻辑设计，
通过波形仿真设计的正确与否。
四、实验设备：
MAX+plus 2
五、实验步骤：
1、采用文本编辑器输入VHDL 语言源程序，建立工程。
2、编译。
3、仿真。
4、对芯片进行编程。
5、根据管脚分配情况连线。
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